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Intel Quartus Prime数字系统设计权威指南

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Intel Quartus Prime数字系统设计权威指南 :从数字逻辑、Verilog HDL 到复杂数字系统的实现

        本书以Intel公司的Quartus Prime Standard 18.1集成开发环境作为复杂数字系统设计的平台,以基础的数字逻辑和数字电路知识为起点,以Intel公司的MAX 10 系列可编程逻辑器件和Verilog HDL为载体,详细介绍了数字系统中基本逻辑单元的RTL描述方法。在此基础上,实现了复杂数字系统、处理器系统、片上嵌入式系统、视频图像采集和处理系统,以及数模混合系统。全书共12张,内容主要包括数字逻辑基础、数字逻辑电路、可编程逻辑器件原理、Quartus Prime Standard 集成开发环境的原理图设计流程、Quartus Prime 集成开发环境的HDL设计流程、Verilog HDL规范、基本数字逻辑单元的Verilog HDL描述、复杂数字系统的设计和实现、处理器核的原理及设计与进阶、片上嵌入式系统的构建与实现、视频图像采集和处理系统的原理与实现,以及数模混合系统的设计。


目录

前言编辑本段

推荐序(一)

众所周知,我们正在进入一个全面科技创新的时代。科技创新驱动并引领着人类社会的发展,从人工智能、自动驾驶、5G,到精准医疗、机器人等,所有这些领域的突破都离不开科技的创新,也离不开计算的创新。从CPU、GPU,到FPGA、ASIC,再到未来的神经拟态计算、量子计算等,英特尔正在全面布局未来端到端的计算创新,以充分释放数据的价值。中国拥有巨大的市场和引领全球创新的需求,其产业生态的全面性,以及企业创新的实力、活力和速度都令人瞩目。英特尔始终放眼长远,以丰富的生态经验和广阔的全球视野,持续推动与中国产业生态的合作共赢。以此为前提,英特尔在2018年建立了英特尔FPGA中国创新中心,与Dell、海云捷迅等合作伙伴携手共建AI和FPGA生态,并通过组织智能大赛、产学研对接及培训认证等方式,发掘优秀团队,培养专业人才,孵化应用创新,加速智能产业在中国的发展。
“英特尔FPGA中国创新中心系列丛书”是英特尔FPGA中国创新中心专为AI和FPGA领域的人才培养和认证而设计编撰的系列丛书,非常高兴作为英特尔FPGA中国创新中心的总经理为丛书写序。同时也希望该系列丛书能为中国AI与FPGA相关产业的生态建设与人才培养添砖加瓦!

张瑞
英特尔FPGA中国创新中心总经理
2019年秋

推荐序(二)

自2003年Altera在中国高校开展大学计划以来,通过兴建联合实验室,组织教师培训,举行学生创新竞赛等方式,将FPGA技术及设计方法带到了许多高校之中,一批又一批掌握了FPGA技术的毕业生,从学校走向工作岗位,发挥着他们的核心骨干作用。而由Altera大学计划所带领的这种校企合作方式,也被越来越多的企业所采用,共同为我们的教育事业,贡献着自己的一份力量。
Altera于2015年合并进入英特尔,Altera的FPGA产品,也全面与英特尔的优势资源相结合,广泛地应用于人工智能、算法加速、5G等新技术之中。而全新的英特尔FPGA大学计划,不仅继承了之前Altera大学计划的所有优势,而且充分地利用了英特尔的技术和资源,借助教育部产学研合作这个平台,与高校在联合课程开发、师资培训、学生系统能力培养等方面,继续展开广泛且更加深入的合作。
“英特尔FPGA中国创新中心系列丛书”的计划,就是在这样一个背景下酝酿而生的,我们希望借助英特尔的技术资源,联合英特尔FPGA中国创新中心,再借助高校优秀教师多年的教学经验,共同为广大师生和对FPGA感兴趣的读者,打造一套全面的、专业的技术书籍,从而让大家可以尽快掌握和使用FPGA这项前沿技术。
该丛书基于最新的Intel开发工具Quartus Prime软件,内容专业且全面,除了详尽的基础知识,也覆盖了与FPGA设计相关的时序分析、嵌入式系统、数字信号处理等高阶内容,读者可以根据自身情况选择阅读,既可以作为从入门到精通的学习教材,也可以作为学习某些关键技术点的参考手册。
最后要感谢何宾老师为本书做出的辛勤努力,也感谢每一位读者对英特尔FPGA的支持!

袁亚东
英特尔FPGA大学计划经理
2019年11月7日于上海


        现场可编程门阵列(Field Programmable Gate Array,FPGA)越来越多地应用在新技术中,如物联网、云计算和人工智能等。在这些应用中,FPGA主要用来对数据进行加速处理。为了应对这些应用,降低软件工程师应用FPGA的难度,Intel公司不断推出新的设计工具,如高级综合工具(High Level Synthesis,HLS),以降低使用FPGA实现复杂应用的难度。但是,很多软件工程师仍然觉得FPGA入门较难,这是因为他们普遍认为Verilog HDL比较抽象难懂,以及FPGA内部结构过于复杂。其实,最根本的原因是软件设计工程师常常以传统软件的思维来看待FPGA,他们普遍认为FPGA是硬件,与软件没有太多的交集,在FPGA上实现传统上由软件实现的算法模型难度较大。根据作者长期教学和科研的经验,数字逻辑和数字电路基础知识是他们入门FPGA的绊脚石和拦路虎。为了帮助广大读者,尤其是FPGA的初学者,甚至是那些从事传统软件开发工作的工程师能真正进入FPGA设计领域,作者编写了此书。该书是作者多年从事FPGA教学和科研工作的体会与总结,期望对广大初学者系统掌握FPGA的设计方法提供很好的帮助。

        数字逻辑和数字电路的基本理论知识是学习FPGA的基础,不管FPGA技术今后如何发展,其始终离不开数字逻辑的基本理论知识,系统深入地掌握这些知识是读者进入FPGA设计世界的基石,特别重要。所以,在编写本书时特意增加了数字逻辑基础和数字电路两章内容。在编写这两章内容时,参考了大量国外设计资料,以期待通过这两章内容的讲解来帮助广大读者准确把握数字世界的本质,并且通过Multisim内集成的SPICE仿真工具对这些知识点进行了直观演示与验证。根据作者多年的教学经验,认为这些知识难点是入门FPGA的最大障碍,因此通过SPICE仿真工具给出的分析结果帮助读者扫清这些学习障碍。

        Verilog HDL是本书最重要的内容之一,用于对复杂数字系统(尤其是FPGA)进行行为级和寄存器传输级建模。本书严格按照IEEE Std 1364—2005规范介绍Verilog HDL的词法和句法。在讲解这部分内容时,将Verilog HDL与复杂数字系统(尤其是FPGA)模型之间的对应关系进行系统讲解,使读者理解Verilog HDL的词法和句法在复杂数字系统行为级与寄存器传输级描述中的使用方法。

        本书的一大特色就是将Verilog HDL和Quartus Prime集成开发环境进行系统化深度融合,从不同角度深度解读Verilog HDL语言的实现本质。针对Verilog HDL中的一些语法难点,书中通过Quartus Prime集成开发环境提供的功能进行演示与说明。在此要特别指出,Quartus Prime集成开发工具是学习Verilog HDL最好的助手,这是因为在初学者遇到Verilog HDL中不理解的地方时,可以很容易地通过Quartus Prime集成开发工具给出的电路结构和仿真结果进行直观的说明。为了帮助读者提高灵活运用Verilog HDL构建复杂数字系统模型的能力,书中给出大量基本逻辑单元的寄存器传输级描述,以及一个复杂数字系统设计实例和数模混合系统设计实例。

        众所周知,中央处理器(CPU)的前端设计是在FPGA平台上实现的。通过与英特尔FPGA大学计划的合作,将英特尔FPGA大学计划提供的处理器设计教学资源引入本书。通过由易到难的进阶设计方法,系统地介绍了一个处理器系统(包括处理器核、总线、存储器、控制寄存器和状态寄存器)的实现过程,使得读者可以理解并掌握机器指令和处理器系统不同功能部件之间的有机联系。

        Intel Quartus Prime数字系统设计权威指南:从数字逻辑、Verilog HDL到复杂数字系统的实现前言本书的另一大特色是引入Arm公司开源的Cortex-M0处理器软核。通过使用Verilog HDL构建嵌入式硬件平台,以及使用汇编语言/C语言编写硬件驱动和实现软件应用,在现场可编程门阵列内实现了真正意义上的片上可编程嵌入式系统,这里的可编程是指使用Verilog HDL定制嵌入式系统的硬件,然后使用C语言为这个定制的嵌入式硬件平台编写软件驱动和应用,这个设计过程充分体现出在FPGA上构建嵌入式系统的灵活性和高效性,同时对广大读者系统学习Arm嵌入式的硬件和软件知识提供了很好的帮助。通过对片上嵌入式系统设计流程的详细解读,读者可进一步掌握C语言串行执行和Verilog HDL并行处理的本质特点。通过在嵌入式系统设计中合理划分软件和硬件的边界,最终实现低成本、高性能的片上嵌入式系统设计。当然,对片上嵌入式系统设计过程的系统讲解也是为了帮助读者理解软件处理的灵活性和硬件处理的高效性,进而使读者进一步理解在新技术中越来越多地使用硬件(FPGA)来实现更复杂算法的原因。

        由于FPGA在图像采集和图像处理中有着广泛的应用,因此本书专门介绍了基于Intel FPGA的捕获摄像头视频图像并显示视频图像的实现方法。通过一个具体的设计实例,帮助读者掌握通过Intel FPGA捕获实时图像和实现图像显示的方法。

        在本书的最后一章,介绍了FPGA在数模混合系统中的应用。通过信号采集和信号产生的设计实例,详细说明了数模混合系统中所涉及的关键知识点,以及在FPGA平台上实现数模混合系统的方法。

        为了便于读者自学,本书提供了所有设计实例的完整设计文件和教学资源,这些资源可以通过书中学习说明给出的链接地址获取。

        在编写本书的过程中,全程得到英特尔FPGA大学计划经理袁亚东先生的鼎力支持和李晓嬿女士的帮助,他们为作者提供了正版授权的Quartus Prime Standard集成开发环境和DE10-Lite硬件开发平台,北京海云捷迅科技有限公司和英特尔FPGA中国创新中心为本书的编写也提供了大量的支持和帮助,在此特别向他们表示衷心的感谢。在编写本书的过程中,许中璞老师负责本书第10~第12章内容的编写和设计实例的验证,韩琛晔老师负责本书第8~第9章内容的编写,在此也向他们表示感谢。在本书出版的过程中,也得到了电子工业出版社编辑的帮助和指导,在此也表示深深的谢意。

        由于编者水平有限,编写时间仓促,书中难免有疏漏之处,敬请读者批评指正。

目录编辑本段

第1章数字逻辑基础
1.1数字逻辑的发展史
1.2SPICE仿真工具基础
1.2.1SPICE的分析功能
1.2.2SPICE的分析流程
1.3开关系统
1.3.10和1的概念
1.3.2开关系统的优势
1.3.3晶体管作为开关
1.3.4半导体物理器件
1.3.5半导体逻辑电路
1.3.6逻辑电路符号
1.4半导体数字集成电路
1.4.1集成电路的发展
1.4.2集成电路构成
1.4.3集成电路的版图
1.5基本的逻辑门及其特性
1.5.1基本的逻辑门
1.5.2基本的逻辑门集成电路
1.5.3逻辑门电路的传输特性
1.5.4不同逻辑门之间的连接
1.6逻辑代数理论
1.6.1逻辑代数中的运算关系
1.6.2逻辑函数表达式
1.7逻辑表达式的化简
1.7.1使用运算律化简逻辑表达式
1.7.2使用卡诺图化简逻辑表达式
1.7.3不完全指定逻辑功能的化简
1.7.4输入变量的卡诺图表示
1.8毛刺的产生及消除
1.9数字码制的表示和转换
1.9.1数字码制表示
1.9.2数字码制之间的转换
第2章数字逻辑电路
2.1组合逻辑电路
2.1.1编码器
2.1.2译码器
2.1.3码转换器
2.1.4多路选择器
2.1.5数字比较器
2.1.6加法器
2.1.7减法器
2.1.8加法器/减法器
2.1.9乘法器
2.2时序逻辑电路
2.2.1时序逻辑电路的类型
2.2.2时序逻辑电路的特点
2.2.3基本SR锁存器
2.2.4同步SR锁存器
2.2.5D锁存器
2.2.6D触发器
2.2.7其他触发器
2.2.8普通寄存器
2.2.9移位寄存器
2.3存储器
2.3.1存储器的分类
2.3.2存储器的工作原理
2.3.3易失性存储器
2.3.4非易失性存储器
2.4有限自动状态机
2.4.1有限自动状态机原理
2.4.2状态图的表示及实现
2.4.3三位计数器设计与实现
第3章可编程逻辑器件原理
3.1可编程逻辑器件的发展历史
3.2可编程逻辑器件的典型工艺
3.3简单可编程逻辑器件的结构
3.3.1PROM的内部结构
3.3.2PAL的内部结构
3.3.3PLA的内部结构
3.4复杂可编程逻辑器件的结构
3.4.1逻辑阵列块
3.4.2宏单元
3.4.3扩展器乘积项
3.4.4可编程互联阵列
3.4.5I/O控制块
3.5现场可编程门阵列的结构
3.5.1查找表结构原理
3.5.2MAX 10系列的器件的特性
3.5.3逻辑阵列模块
3.5.4嵌入式存储器
3.5.5嵌入式乘法器
3.5.6时钟和相位锁相环
3.5.7通用I/O
3.5.8高速LVDS I/O
3.5.9外部存储器接口
3.5.10模数转换器
3.5.11配置方案
3.5.12用户闪存
3.5.13电源管理
第4章Quartus Prime Standard集成开发环境的原理图设计流程
4.1Quartus Prime Standard集成开发环境的概述
4.2Quartus Prime Standard集成开发环境的下载和安装
4.3获取Quartus Prime Standard集成开发环境的许可文件
4.4设计原理
4.5建立新的设计工程
4.6添加原理图设计文件
4.7添加引脚约束文件
4.8生成编程文件并下载设计
第5章Quartus Prime集成开发环境的HDL设计流程
5.1Quartus Prime集成开发环境的设计流程
5.2设计原理
5.3建立新的设计工程
5.4创建Verilog HDL设计文件
5.5分析和综合
5.5.1执行分析和综合过程
5.5.2查看分析和综合报告
5.5.3查看分析和综合的网表结构
5.6行为仿真
5.6.1使用波形文件生成测试向量
5.6.2使用Verilog HDL生成测试向量
5.7添加约束条件
5.8设计的适配
5.8.1启动设计的适配过程
5.8.2查看适配后的报告
5.8.3查看适配后的网表结构
5.9时序分析
5.10设计的装配
5.11设计的下载
5.12编程器件内的存储器
第6章Verilog HDL规范
6.1Verilog HDL的发展
6.2Verilog HDL的程序结构
6.2.1模块的声明
6.2.2模块中端口的定义
6.2.3逻辑功能的定义
6.3Verilog HDL的描述方式
6.3.1行为级描述
6.3.2数据流描述
6.3.3结构级描述
6.3.4开关级描述
6.4Verilog HDL的要素
6.4.1注释
6.4.2间隔符
6.4.3标识符
6.4.4关键字
6.4.5系统任务和函数
6.4.6编译器指令
6.4.7运算符
6.4.8数字
6.4.9字符串
6.4.10属性
6.5Verilog HDL数据类型
6.5.1值的集合
6.5.2网络和变量
6.5.3向量
6.5.4强度
6.5.5隐含声明
6.5.6网络类型
6.5.7寄存器类型
6.5.8整型、实数型、时间型和实时时间型变量的声明
6.5.9数组
6.5.10参数
6.5.11Verilog HDL中的名字空间
6.6Verilog HDL中的表达式
6.6.1操作符
6.6.2操作数
6.6.3延迟表达式
6.6.4表达式的位宽
6.6.5有符号表达式
6.6.6分配和截断
6.7Verilog HDL中的分配
6.7.1连续分配
6.7.2过程分配
6.8Verilog HDL的门级和开关级描述
6.8.1门和开关声明
6.8.2逻辑门
6.8.3输出门
6.8.4三态门
6.8.5MOS开关
6.8.6双向传输开关
6.8.7CMOS开关
6.8.8pull门
6.9Verilog HDL用户自定义原语
6.9.1UDP的定义
6.9.2组合逻辑电路的UDP
6.9.3电平触发的时序UDP
6.9.4边沿触发的时序UDP
6.9.5边沿和电平触发的混合行为
6.10Verilog HDL行为级描述语句
6.10.1过程语句
6.10.2过程连续分配
6.10.3条件语句
6.10.4case语句
6.10.5循环语句
6.10.6过程时序控制
6.10.7语句块
ⅩⅩ6.10.8结构化的过程
6.11Verilog HDL中的任务和函数
6.11.1任务和函数的区别
6.11.2定义和使能任务
6.11.3禁止命名的块和任务
6.11.4函数的声明与调用
6.12Verilog HDL层次化结构
6.12.1模块和模块例化
6.12.2覆盖模块参数值
6.12.3端口
6.12.4生成结构
6.12.5层次化的名字
6.12.6向上名字引用
6.12.7范围规则
6.13Verilog HDL设计配置
6.13.1配置格式
6.13.2库
6.13.3配置例子
6.14Verilog HDL指定块
6.14.1路径的声明
6.14.2为路径分配延迟
6.14.3混合模块路径延迟和分布式延迟
6.14.4驱动布线逻辑
6.14.5脉冲过滤行为的控制
6.15Verilog HDL时序检查
6.15.1使用一个稳定窗口检查时序
6.15.2时钟和控制信号的时序检查
6.15.3边沿控制标识符
6.15.4提示符:用户定义对时序冲突的响应
6.15.5使能带有条件的时序检查
6.15.6时序检查中的矢量信号
6.15.7负时序检查
6.16Verilog HDL SDF逆向注解
6.16.1SDF注解器
6.16.2映射SDF结构到Verilog
6.16.3多个注解
6.16.4多个SDF文件
6.16.5脉冲限制注解
6.16.6SDF到Verilog延迟值映射
6.17Verilog HDL系统任务和函数
6.17.1显示任务
6.17.2文件I/O任务和函数
6.17.3时间标度任务
6.17.4仿真控制任务
6.17.5随机分析任务
6.17.6仿真时间函数
6.17.7转换函数
6.17.8概率分布函数
6.17.9命令行输入
6.17.10数学函数
6.18Verilog HDL的VCD文件
6.18.1Vivado创建四态VCD文件
6.18.2Verilog源创建四态VCD文件
6.18.3四态VCD文件格式
6.19Verilog HDL编译器指令
6.19.1`celldefine和`endcelldefine
6.19.2`default_nettype
6.19.3`define和`undef
6.19.4`ifdef、`else、`elsif、`endif、`ifndef
6.19.5`include
6.19.6`resetall
6.19.7`line
6.19.8 `timescale
6.19.9`unconnected_drive和`nounconnected_drive
6.19.10`pragma
6.19.11`begin_keywords和`end_keyword
6.20Verilog HDL(IEEE 1364—2005)关键字列表
第7章基本数字逻辑单元的Verilog HDL描述
7.1组合逻辑电路的Verilog HDL描述
7.1.1逻辑门的Verilog HDL描述
7.1.2编码器的Verilog HDL描述
7.1.3译码器的Verilog HDL描述
7.1.4多路选择器的Verilog HDL描述
7.1.5数字比较器的Verilog HDL描述
7.1.6总线缓冲器的Verilog HDL描述
7.2数据运算操作的Verilog HDL描述
7.2.1加法操作的Verilog HDL描述
7.2.2减法操作的Verilog HDL描述
7.2.3乘法操作的Verilog HDL描述
7.2.4除法操作的Verilog HDL描述
7.2.5算术逻辑单元的Verilog HDL描述
7.3时序逻辑电路的Verilog HDL描述
7.3.1触发器和锁存器的Verilog HDL描述
7.3.2计数器的Verilog HDL描述
7.3.3移位寄存器的Verilog HDL描述
7.3.4脉冲宽度调制的Verilog HDL描述
7.4存储器的Verilog HDL描述
7.4.1ROM的Verilog HDL描述
7.4.2RAM的Verilog HDL描述
7.5有限自动状态机的Verilog HDL描述
7.5.1FSM的设计原理
7.5.2FSM的应用-序列检测器的实现
7.5.3FSM的应用-交通灯的实现
7.6算法状态机的Verilog HDL描述
7.6.1算法状态机的原理
7.6.2ASM到Verilog HDL的转换
第8章复杂数字系统的设计与实现
8.1设计所用外设的原理
8.1.1LED的驱动原理
8.1.2开关的驱动原理
8.1.3按键的驱动原理
8.1.4七段数码管的驱动原理
8.1.5VGA显示器的原理
8.2系统中各个模块的功能
8.3创建新的设计工程
8.4Verilog HDL复杂数字系统的设计流程
8.4.1创建分频管驱动模块1(divclk1.v)
8.4.2创建分频时钟模块2(divclk2.v)
8.4.3创建分频时钟模块3(divclk3.v)
8.4.4创建呼吸流水灯模块(pwm_led.v)
8.4.5创建七段数码管驱动模块(seg7display.v)
8.4.6创建VGA显示驱动模块
8.4.7创建顶层模块(top.v)
8.5添加引脚约束条件
8.6设计的处理与下载
第9章处理器核的原理、设计与进阶
9.1简单处理器核的设计原理
9.2简单处理器核的设计与实现
9.2.1处理器核的设计
9.2.2处理器核的行为级仿真
9.2.3为处理器核添加引脚约束条件
9.2.4简单处理器核设计的处理与验证
9.3由简单处理器核构成处理器系统
9.4扩展处理器核的设计原理
9.5扩展处理器核的设计与实现
9.6添加七段数码管控制器模块
9.7添加状态寄存器模块
第10章片上嵌入式系统的构建与实现
10.1片上嵌入式系统的概念
10.1.1Cortex-M的片上系统的优势
10.1.2不同类型的Arm处理器
10.1.3Arm的DesignStart计划
10.2AMBA
10.2.1AMBA的特性
10.2.2AMBA的历史
10.3AHB
10.3.1不同版本的AHB协议
10.3.2AHB信号
10.3.3基本操作
10.3.4最小的AHB系统
10.3.5多个总线主设备的管理
10.3.6地址阶段的信号
10.3.7数据阶段的信号
10.3.8传统的仲裁器握手信号
10.3.9独占访问操作
10.3.10AHB5 TrustZone支持
10.4APB
10.4.1APB系统的介绍
10.4.2APB信号和连接
10.4.3APB协议v2.0中的其他信号
10.4.4APB上的数据值
10.4.5不同版本APB元件的混合
10.5Cortex-M0处理器的功能和结构
10.5.1Cortex-M0处理器的功能
10.5.2Cortex-M0处理器的结构
10.6Cortex-M0处理器中的寄存器组
10.6.1通用寄存器
10.6.2堆栈指针
10.6.3程序计数器
10.6.4链接寄存器
10.6.5程序状态寄存器
10.6.6中断屏蔽特殊寄存器
10.6.7特殊寄存器
10.7Cortex-M0处理器中存储器的空间映射
10.8Cortex-M0处理器中程序的镜像原理及生成方法
10.9Cortex-M0处理器中的端及其分配
10.10Cortex-M0处理器中的异常及其处理
10.10.1异常的原理
10.10.2异常的优先级
10.10.3向量表
10.10.4异常的类型
10.11Cortex-M0处理器的指令系统
10.11.1Thumb指令集
10.11.2汇编语言的格式
10.11.3寄存器访问指令-MOVE
10.11.4寄存器访问指令-LOAD
10.11.5存储器访问指令-STORE
10.11.6多数据访问指令
10.11.7堆栈访问指令
10.11.8算术运算指令
10.11.9逻辑操作指令
10.11.10移位操作指令
10.11.11逆序操作指令
10.11.12扩展操作指令
10.11.13程序流控制指令
10.11.14存储器屏障指令
10.11.15异常相关指令
10.11.16休眠相关的指令
10.11.17其他指令
10.12Cortex-M0处理器的低功耗特性
10.12.1低功耗设计的基础
10.12.2Cortex-M0处理器低功耗特性的概述
10.12.3Cortex-M0处理器的低功耗结构
10.12.4Cortex-M0处理器的休眠模式
10.12.5唤醒中断控制器
10.12.6降低功耗的其他方法
10.13Cortex-M0 DesignStart架构
10.13.1获取Eval版本的Cortex-M0
10.13.2Eval版本的Cortex-M0处理器的顶层符号
10.13.3AHB-Lite接口
10.13.4将CORTEXM0DS集成到系统的方法
10.14Keil MDK开发套件的概述
10.14.1下载MDK开发套件
10.14.2安装 MDK开发套件
10.14.3MDK程序的处理流程
10.15Keil μVision应用程序的开发
10.15.1建立新的软件设计工程
10.15.2工程的参数设置
10.15.3创建和编译汇编文件
10.15.4通过调试器对设计进行分析
10.16构建片上嵌入式系统
10.16.1片上嵌入式系统的软件和硬件设计目标
10.16.2建立新的嵌入式设计工程
10.16.3添加并分析设计文件
10.16.4添加引脚约束条件
10.17设计的处理与验证
第11章视频图像采集和处理系统的原理与实现
11.1图像传感器的原理与配置
11.1.1传感器的结构与功能
11.1.2SCCB功能概述
11.1.3SCCB数据传输
11.1.4图像传感器的引脚和硬件连接
11.2TFT彩色LCD屏的原理与驱动
11.2.1彩色LCD屏的接口
11.2.2FPGA提供给彩屏的写控制信号
11.2.3FPGA提供给彩屏的读控制信号
11.2.4ILI9341读写命令/数据格式
11.3捕获和显示视频的原理
11.4视频图像采集和处理系统的设计
11.4.1建立新的设计工程
11.4.2创建SCCB驱动时钟模块
11.4.3创建SCCB驱动模块
11.4.4创建摄像头配置命令模块
11.4.5创建摄像头视频图像捕获模块
11.4.6创建LCD屏配置时钟驱动模块
11.4.7创建LCD屏底层驱动模块
11.4.8创建LCD屏配置命令模块
11.4.9创建LCD屏配置和图像输出选择模块
11.4.10创建设计的顶层模块
11.4.11添加约束条件
11.4.12设计的下载与验证
第12章数模混合系统的设计
12.1信号采集和处理的实现
12.1.1ADC的概述
12.1.2ADC的架构
12.1.3ADC转换
12.1.41602字符LCD模块的原理
12.1.5信号采集、处理和显示的实现
12.2信号发生器的实现
12.2.1DAC的工作原理
12.2.2系统的实现原理
12.2.3设计的实现

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